AI 芯片测试全流程：从晶圆 CP 到系统级老化

一颗旗舰 AI 芯片价值数万美元，还要搭配数颗 HBM 一起封进昂贵的 CoWoS 封装——只要混进一颗坏 die，整颗封装报废。所以 AI 芯片的测试是一条比传统芯片严苛得多的流水线。本文按制造顺序拆解四道关卡，以及它对产业的影响。

第一关：晶圆 CP 测试——决不能封装坏 die

晶圆切割之前，探针卡上数千根探针扎到每颗 die 的焊盘上，由 ATE 自动测试设备逐颗测电性，筛出 KGD（已知良好裸晶）。对 AI 芯片这一步是生死线：CoWoS 封装的成本远高于 die 本身，把坏 die 或坏 HBM 封进去等于把最贵的工序浪费在最差的料上。探针卡本身就是高技术壁垒耗材，单颗 die 的焊盘数量随着先进制程与 Chiplet 化持续膨胀。

测试关卡	所处阶段	核心设备	主要目的
CP（晶圆测试）	切割封装前	探针台、探针卡、ATE	筛出 KGD，避免无效封装
晶圆级老化（WLBI）	封装前	老化设备	高温高压逼出早期失效
FT（成品测试）	封装完成后	分选机、ATE、测试板	测功能、速度分档与功耗温度
SLT（系统级测试）	出货前	专用测试板与测试舱	真实固件与负载下抓 ATE 测不出的缺陷

第二到第四关：老化、终测与系统级测试

老化（Burn-in）把芯片置于高温高压下运行一段时间——典型条件是 125 摄氏度左右、1.1 至 1.2 倍额定电压、24 至 168 小时——专门逼出可靠性曲线最左端的"婴儿死亡"失效。AI 服务器要求芯片连续数月满载运行，这一关的淘汰标准比消费芯片严得多，HBM 还要额外做堆叠级的 KGSD 测试。

FT（终测）在封装完成后进行，除了功能验证还要做速度分档：同一批晶圆的芯片体质不同，按最高稳定频率与功耗归入不同档位。封装工序本身也可能引入损伤，所以 FT 是出厂前最后一道功能闸门。SLT（系统级测试）则是 AI 时代的标配增量：把芯片装进接近真实环境的主板，运行真实固件与大模型负载，单颗测试时间可达 30 至 300 秒。ATE 的标准向量测不出的问题——多 die 协同、高速接口的边际缺陷、热与功耗的真实表现——都靠 SLT 兜底。测试成本方面，行业经验值是测试占芯片制造成本的 5% 到 15%，AI 大芯片正在把这个比例推向区间上限。

为什么测试产能成了新瓶颈

需求端在多重放大：AI 芯片 die 面积大、测试项目多、时间长，直接吃掉测试机产能；先进封装让封装前后测试都成为必需；每一个新的定制 ASIC 项目都要重开一套测试程序，博通与谷歌、迈威尔与 Meta、AWS Trainium 这类项目越多，需求乘数式放大。据公开报道，SoC 测试机市场从 2025 年约 69 亿美元增长到 2026 年约 87 至 95 亿美元，头部厂商扩产仍供不应求。供给端则是双寡头格局：爱德万与泰瑞达合计占全球八成以上份额，探针卡、探针台与分选机同样高度集中。

对采购方的含义很直接：AI 芯片的交付周期里，测试与封装产能是和晶圆产能同等重要的变量，签约时要问清 SLT 与老化的排产情况。

写在最后

三条建议：第一，评估芯片供应商时把测试体系纳入尽调——有没有自建或锁定的 SLT 产能，直接决定交付确定性；第二，数据中心侧对到货芯片建立抽检与老化流程，服务器上架前先跑压力与显存基准，把"婴儿死亡"挡在集群之外；第三，关注国产测试设备与第三方独立测试产能的进展，测试环节的国产化进度，往往先于设计端。用户看到的每一颗稳定运行的芯片，背后都是四道关卡层层淘汰的结果。