芯粒与 UCIe：封装内互连的"USB-C"时刻
芯片越做越大，大到接近光刻掩膜极限，良率却越做越差。业界的答案是拆：把一颗大芯片拆成几颗小芯粒（chiplet），在封装里拼回去。拆开容易拼回难——芯粒之间的接口此前是各家私有的。UCIe 标准想做的，就是给封装内互连定一个类似 USB-C 的通用规范。
为什么要拆芯片
动机有三层。第一是良率：芯片面积越大，单颗晶圆上无缺陷的完整芯片越少，而缺陷密度短期内降不下来。拆成小 die 后，坏一颗只废一颗，总产出显著提高。第二是成本混搭：计算核心用最先进的制程，I/O、模拟电路用成熟制程即可——大芯片被迫为所有模块支付最先进节点的价格，芯粒化让每个模块各用最划算的工艺。第三是突破面积极限：单颗 reticle 能容纳的电路面积有物理上限，多芯粒封装是做出超大 AI 芯片的现实路径。AMD 的 Instinct 系列、各大云厂商的自研芯片，都已大量采用这一路线。
UCIe：分层的 die-to-die 规范
UCIe（Universal Chiplet Interconnect Express）于 2022 年由 Intel、AMD、Arm、三星、台积电等公司联合发布，据其官方公开资料，标准分三层：
- 协议层：不发明新协议，直接复用 PCIe 与 CXL，另设 Streaming 通道供私有协议穿透——既有软件栈可以原样跑在芯粒互连上，这是它"USB-C"野心的关键。
- D2D 适配层：负责数据成帧、链路重试、流控等可靠性机制，并定义了标准化的逻辑接口，让协议 IP 与物理层 IP 可以来自不同供应商、自由拼装。
- 物理层：按封装形态分两档，规格如下。
| 指标 | 标准封装 | 先进封装 |
|---|---|---|
| 凸点间距 | 100 至 130 微米 | 25 至 55 微米 |
| 带宽密度 | 约 113 GB/s/mm | 约 650 GB/s/mm |
| 单通道速率 | 最高 16 GT/s | 最高 32 GT/s |
| 目标能耗 | 约 0.5 pJ/bit | 约 0.25 pJ/bit |
标准封装用传统有机基板，成本低，适合带宽需求温和的场景；先进封装需要硅中介层或嵌入式桥接，带宽密度高出近六倍，面向 AI 与 HPC。此后标准持续演进：2.0 版补充了 3D 封装支持，2025 年发布的 3.0 版将速率提升至 48 与 64 GT/s 档位。
从标准到量产：现实与理想的距离
需要清醒的是：当下算力最强的几款产品，芯粒互连走的都是私有路线。AMD 的 Infinity Fabric 撑起跨芯粒一致性域；据公开报道，NVIDIA 在其超芯片产品中采用自研的 die-to-die 互连，带宽密度远超公开标准。私有方案在性能上跑在前面，UCIe 的价值定位在别处——跨厂商混拼。只有当不同厂家的计算芯粒、HBM 基底芯粒、I/O 芯粒能在同一封装里即插即用，芯粒才真正从"设计技巧"变成"产业分工"：小公司可以只做某一类芯粒，卖进别人的封装。EDA 工具、D2D IP、裸片测试方法学也都在围绕 UCIe 生态快速补齐。
小结
芯粒化解决的是先进制程时代"做大芯片"的成本与物理约束，UCIe 解决的是芯粒之间的通用语言问题。前者已被头部产品验证，后者仍在追赶。对选型者的启示是：评估采用芯粒架构的芯片时，除了看标称算力，还要关注其封装内互连的带宽密度与一致性支持——它决定了拆开的芯片拼回去之后，性能能保住几成。